ADC芯片性能測試邏輯和軟件平臺                     
  一、系統描述

  本項目主要開發一款基于XilinxML605以及FMC擴展ADC采集板架構的ADC芯片測試平臺，任務包括邏輯開發以及相關軟件開發。

  邏輯部分包括以下部分：

  1.基于XILINXML605開發板。

  2.支持擴展FMC子板，支持16bit250Msps以及14bit400MspsADC輸入。

  3.ADC輸入接口支持數據/時鐘相位動態自適應調整。

  4.支持64位寬DDR3控制器，數據率為DDR31066MHz-1000MHz。

  5.支持PCIE1.0x8，支持PCIeDMA操作，PCIex8模式下，DMA傳輸速率為1000MB/s左右。

  6.數據傳輸模式支持數據長度模式可以配置。

  7.通過SPI配置周邊器件，支持8位、16位、24位及32位協議，支持上沿和下沿選擇。

  二、邏輯系統框圖

  三、關于模擬前端接口邏輯：

  模擬前端接口同外部模擬端口連接，接口模塊分為phy和控制邏輯部分：

  ADC接口隨路時鐘支持動態相位調整，系統初始化或溫度變化時，會采用自適應的方法動態調整隨路時鐘和ADC數據的相位關系，保證數據采集的正確性。結構如下：

  ADC通道分別設置每個通道工作或不工作，狀態可讀：通道當前激活狀態以及ADC數據是否溢出。

  128位寬數據輸出下每個采樣點10-16位寬格式

  l單通道數據格式：

  A0A1A2A3A4A5A6A7

  A8A9A10A11A12A13A14A15

  ........

  四、關于DDR3SDRAM

  MemoryController核心模塊采用MIG。模塊對接TXFIFO和RXFIFO，采用多通道形式，通過內部高速總線互聯，總線具有仲裁功能；支持ADC通道和PCIEDMA通道同時申請讀寫DDR3存儲設備。

  其組成形式如下圖所示：

  五、關于采集模式：

  采集模式支持標準工作模式：

  標準工作模式設置：

  設置單次采集長度Mem-size；

  設置觸發Post-trigger點數；

  Pre-trigger=mem-size-Post-trigger

  采集過程如下所示：

  六、關于觸發模式

  軟件觸發：

  通過PC及控制軟件產生觸發信號。

  七、外部控制接口

  外部控制接口/通信接口主要包括以下部分：

  1．SPIMaster

  2．GPIO/DIO

  八、PCIE總線部分

  PCIE控制器主要分為兩部分：

  1.PCIEendpoint，采用XilinxFPGA中的硬核完成。

  2.PCIEDMA部分，需要開發，完成符合項目需求的DMA控制器邏輯單元。

  為了擴展需要PCIE模塊支持1x、4x和8x傳輸，PCIE模塊結構如下圖：

  九、關于系統軟件

  同邏輯配套的系統軟件功能如下：

  1.支持Windows32bit/Windows64bit的設備驅動。

  2.支持LabView。

  3.提供CommonLibrary支持基本操作。

  4.提供TextbasedAppication例程，支持VisualC++。

  整體結構如下：

  2.驅動程序函數定義：

  lhOpen()openHWdevice

  lhClosecloseopeneddevice

  lSetParam_i32setsoftwareregister(32bit)

  lSetParam_i64setsoftwareregister(64bit)

  lGetParam_i32getsoftwareregister(32bit)

  lGetParam_i64getsoftwareregister(64bit)

  lDefTransferdefineabufferforafollowingdatatransfer

  lGetErrorInfothefunctionreturnscompleteerror

  十、ADC性能測試：

  采集控制設置：

  l采集長度

  l采樣率

  l開始/停止

  ADC動態指標測試如下圖：

  ADC靜態指標測試如下圖：