采集激勵系統規格：

  系統采用基于USB2.0的采集系統，包括如下幾個部分：
  1．12bit40MSPSADC，16通道。采樣率可以通過軟件設置。
  2．12bit40MSPSDAC，16通道。時鐘同ADC同步。
  3．低噪聲模擬前端，支持+/-10V~+/-200mV信號輸入，1MΩ/50Ω阻抗可選。
  4．輸出幅度5Vpp，支持50歐姆負載.
  5．板載512MBDDR內存。
  6．優化的USB2.0傳輸接口，支持33MB/s的連續傳輸速率。
  7．外時鐘和外部觸發輸入，可以支持多塊板卡級聯，支持更多通道。
  8．16個可編程GPIO，可用于系統控制。
  9．高穩定度，超低低抖動時鐘發生器。
  10．低噪聲電源設計。
  11．板載高精度自適應校準電路及算法。
  12．采用xilinxXC5VSX95T大規模FPGA，提供用戶FPGA邏輯開發支持，可用于相控陣超聲算法開發，其中內部時鐘可以工作在500MHz。
  13．寬溫設計0℃~+70℃

  系統整體框圖如下：

 

  方案描述：

  該采集系統主要用于采集16通道和同時放送16通道發送信號，其設計任務有以下幾點：
  1．采集發射同步進行，同步采集返回的脈沖信號。
  2．16通道精確同步采集和精確同步信號發送。
  3．將采集完成的數據以及計算結果通過USB接口傳出上位機。
  4．保證ADC和DAC的SNR以及長時間寬溫的工作穩定性。

  ADC選用ADI公司專為超聲陣列采集開發的專用采集芯片AD9271。該芯片集成8通道12bit40MHzADC，每通道更是集成信號調理和抗混疊濾波器，大大減少板上芯片面積。

  該芯片系統框圖如下：

 

  多通道同步采集設計難點和解決辦法：

  1．首先要保證多通道的時鐘嚴格同步以及每通道的模擬電路以及每個ADC的工作狀態一致性。如下圖所示:
 

  各個通道的采集誤差主要由模擬電路以及不同ADC芯片的clkslew，gainerror以及offseterror組成，這些誤差的引入，都會引起峰值電路的誤判（半峰/全峰值檢測均是如此）。盡管我們在設計硬件電路以及PCB設計會盡量考慮以上問題，如同源的時鐘分布以及相同的走線；多個ADC公用精準的外部參考電壓源等等，但不幸的是，這些設計改進并不能完全消除這些由模擬器件本身的固有特性引起的誤差，這些誤差是隨機的，也隨溫度變化而變化的。

  因此，動態校正電路以及自適應的數字后補償算法是必不可少的解決方案。

  校正功能實現原理如下：

 

  校正功能有校正電路和FPGA算法部分組成，校正電路由高精度低速DAC，參考源，濾波器和時鐘相位微調芯片組成。FPGA算法核心為參數估計自適應算法和校正參數邏輯組成。校正目標為設置一個基準通道，第2個通道的時鐘相位以及gain和offset向該基準通道標定。該方法不能校準每通道ADC的絕對精度，而只是每通道的個參數一致，這對測量每通道采集數據的相對相位是足夠了！

  校準信號為A*sin（ω*t+φ）+B;

  CH0采到的信號為A0*sin（ω*t+φ0）+B0;

  CH1采到的信號為A1*sin（ω*t+φ1）+B1;

  通過迭代法解線性方程組，當方程收斂時，分別能得到每個通道的參數，通過計算每個通道的同基準誤差，來調節clkphase以及gain和offset來后是3個通道工作一致。

  2．為了準確的采集，采集系統的信噪比SNR必須得到保證。影響采集精度的主要要素有以下幾點：

  l量化誤差。

  lClockjitter和ADCjitter。

  l數字以及電源干擾

  量化精度的提高：

  對于量化誤差對采集系統的影響，我們在該系統中選用14bit的ADC，理論量化精度

 

(N=14)

  Clockjitter的消除：

  該方案中采用溫度補償晶體TCXO以及業內頂級的JittercleaningCLKGenerator芯片來保證clock的穩定性，Clockjitter的消除以及極低的Phasenoise。

  在寬溫工作環境下，普通的晶體隨著工作溫度的變化，晶體的穩定度和頻率都會發生改變，為解決該問題，我們在設計中選用epson公司的TCXO，該晶體具有業內領先的溫度穩定性，在寬溫工作環境下不會超過+/-2ppm，其溫度測試性能如下：

 

  對于時鐘芯片的選擇，也是基于同樣的考慮，集成高精度高穩定的VCO，具有Jittercleaning功能和clkphaseadj功能。通常，jitter由ADC本身的jitter和CLKjitter組成，各自的RMS再組成總jitter的RMS：

 

  總jitter的RMS會在采集系統中產生白噪聲，其關系如下：

 

  采集系統的總

  采用本時鐘解決方案，其總的clockjitter在系統中完全能做到<1ps。在忽略信號noise，DNL等情況下，fin和clockjitter有如下關系：

 

  多通道DAC的一致性考慮：

  每個DAC的參考源均存在差異，致使每通道的電壓值輸出并不一致，我們采用以下幾個方面來減小電壓的不一致性：

  1.采用精密匹配電阻網絡，每個電阻均采用0.1%精度的低溫漂移電阻。

  2.所有DAC采用外部精密低溫漂參考源

  3.采用繼電器切換矩陣自環回校準。

  具體實現框圖如下：

 

  系統電源干擾的解決方案：

  1．電源抑制(PSR)是采集系統的比較重要的指標，高的PSR能擬制電源上的CML共模噪聲，該方案中選用的ADC具有80dB以上的電源擬制比。

  2.有效的數字-模擬電源隔離和濾波電路。本方案中采用PICOR的專業有源EMI濾波器，能在電源上產生65dB的共模制比和80dB的差模擬制比，遠遠高于通用的磁珠等EMI濾波效果。

  3．合理的PCB布線和接地

  多模塊級聯功能擴展：

  本方案支持多個模塊級聯，擴展為32通道，64通道等同步采集激勵模式。

  具體實現如下：

 

  在所有傳輸過程中，時鐘和觸發均使用等長的傳輸線連接，基準時鐘為10MHz。采用低頻的基準時鐘有助于減少干擾和傳輸中時鐘的jitter。在采集模塊及ADC輸入信號端，我們采用zerodelay時鐘發生器進行基準時鐘和每個ADC采集時鐘的相位同步，其zerodelaypll如下圖所示：

 

  通過自動調節芯片內部的延遲來達到輸出時鐘和參考時鐘的相位一致性。

 

  沒有進行zerodelay補償的時鐘輸入/輸出相位誤差約為664ps，這個誤差是一個范圍，可能在0-644ps中隨機出現！經過zerodelay補償的相位誤差如下圖：

 

  其不確定的相位誤差可以控制在22ps以內。

  系統配套軟件：

  系統軟件包括設備驅動軟件，二次開發API函數，以及FPGA開發環境三部分。

  1．設備驅動軟件和二次開發API函數：

  我們提供豐富的接口函數和系統主要功能的例程，支持C/C++，labview以及Matlab環境下的二次程序開發。

 

  2．FPGA開發環境：

  我們提供采集模塊的全套FPGA開發工程，全部基于VerilogHDL或VHDL開發環境。用戶邏輯只需要在目前已經建立好的工程中加入自己的RTL代碼即可。

  同時提供Xilinx的systemgenerator同matlab/simulink接口工程和實例。