在高速數據采集卡的設計過程中要涉及到對DDR2、DDR3的讀寫測試問題，在文即對測試過程做個小小的總線。

  首先對生成的MIGDDR2的example中的源代碼進行詳細的閱讀，結合對sim文件中的sim.do進行仿真，從而能夠得到DDR2的時序控制。項目中的DDR2調用的是IP核，在手冊中給出了DDR2IP核的用戶的端口。這些端口是用來進行控制的，從而避免了關注DDR2的內部結構，這將大大簡化對DDR2的控制難度。

  在編寫DDR2的讀寫測試代碼中，遇到了一個問題：

  在仿真中發現app_af_addr端口給出的地址不能和寫地址使能信號app_af_wren相匹配，在后的仿真中看到第8位傳輸地址只能傳輸一半，這就造成了讀寫地址混亂的情況。

  起初的代碼如下：

  always@(posedgeclk0)begin

  if(!rst0)

  begin

  addr_cnt<=35'd0;

  endelseif(addr_cnt==35'd7)

  addr_cnt<=35'd0;

  elseif(wr_addr_en)

  addr_cnt<=addr_cnt+1'b1;

  End

  對于這個問題考慮的角度是第8位地址數據在addr_cnt在系統時鐘clk0的上升沿到來之后，就會立刻將addr_cnt賦值為0，并沒有等待wr_addr_en是否結束。從而造成了后面地址混亂。解決的方法如下所示：

  always@(posedgeclk0)begin

  if(!rst0)

  begin

  addr_cnt<=35'd0;

  endelseif(addr_cnt==35'd7&&wr_addr_en==1)

  addr_cnt<=35'd0;

  elseif(wr_addr_en)

  addr_cnt<=addr_cnt+1'b1;

  End

  這樣就可以將addr_cnt和地址寫使能wr_addr_en相匹配，終得到正確的時序關系。

  造成這種問題的原因：

  在編程過程中對時鐘信號的整體把握有欠缺，應該對整體的時序有清楚的把握。

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