一、 主要功能

中子測試項目邏輯設計概述如下：

（1） FPGA檢測（根據上位機的“開始檢測”指令（通過串口傳送））外部輸入的隨機序列，隨機序列的低電平短時間為10ns。

（2） FPGA通過串口與計算機通訊。當接到計算機的“開始檢測”指令之后，開始檢測輸入的隨機序列，并將檢測結果以直方圖統計數據（見備注）的方式通過串口傳送給計算機。

（3） （在接到計算機的“開始檢測”指令后）當隨機輸入序列的上升沿到來時，FPGA要給出在以該上升沿的時間為時間節拍的256us時間窗內隨機輸入序列的上升沿個數。

（4） （在接到計算機的“開始檢測”指令后）以隨機輸入序列的上升沿延時1ms處為時間點，FPGA給出在該時間點的256us時間窗隨機輸入序列的上升沿個數。

（5） 對兩組檢測結果（隨機輸入序列的上升沿和隨機輸入序列上升沿之后的1ms延時）進行統計，統計出某個檢測結果（256us時間內的隨機序列的上升沿個數）的次數。

（6） 當上位機發送“停止檢測”指令或是要求發送統計結果時，FPGA見統計結果通過串口發送到計算機。

備注：

關于檢測結果統計數據的解釋：

FPGA對輸入隨機序列的檢測結果為序列上升沿256us時間窗內序列的上升沿個數，為一個數值。結果的數據統計就是統計同一技術結果出現的次數。（入檢測結果分別為3,3,2,2,1,1則統計結果為：出現1的次數為2，出現2的次數為2，出現3的次數為2）。

二、 方案概述

邏輯部分方案框圖如圖1所示。

邏輯部分主要由上升沿檢測邏輯、上升沿計數邏輯、PC指令解析邏輯、系統運行邏輯（統計計數邏輯、數據傳送邏輯、控制邏輯邏輯）、AD采集部分邏輯五部分組成。隨機序列經過上升沿檢測邏輯，輸出脈沖信號。每有一個上升沿輸入，上升沿檢測邏輯就輸出一個脈沖信號。上升沿檢測邏輯輸出的脈沖信號經過上升沿計數邏輯對上升沿計數，計數結果為當前時刻256us時間窗內上升沿個數。PC指令解析邏輯對PC機的串口指令進行解析，將解析的指令送到控制邏輯，控制邏輯控制統計計數和數據傳送。當解析出開始檢測指令時，控制邏輯根據兩個檢測點時刻（一個檢測點為隨機輸入序列的上升沿，另一個檢測點為上升沿延時1ms）使能鎖存器對上升沿計數器的計數結果進行鎖存，并以該計數值為地址將對應的統計計數器加1。當解析停止檢測指令時控制邏輯禁能鎖存器和統計計數器。當解析清除指令時，控制邏輯將統計計數器清零。當解析傳送數據指令時，控制邏輯將兩統計計數器的值分別傳送，通過多路選擇器分別鎖存統計計數器結果，然后啟動串口發送邏輯發送鎖存器中的數值。

后續將對上升沿計數邏輯、控制邏輯進行概述。

圖1邏輯部分方案框圖

三、 脈沖計數邏輯

圖2脈沖檢測計數邏輯

  上升沿計數邏輯主要由14bit計數器和脈沖時間節拍計數器組成。CLK250M為系統時鐘（250Mhz/4ns），Rstn為系統復位信號，低電平有效。DI信號為上升沿檢測到的脈沖信號。輸入信號每有一個上升沿脈沖，就輸出一個脈沖信號，脈沖信號的脈寬為一個系統時鐘周期。DI信號同時輸入到14bit計數器和時間節拍計數器記錄此時刻。14bit計數器和時間節拍計數器在系統復位時初始化為0。計數器根據時間節拍計數器小值與當前時間節拍差值與時間窗比較來決定計數器是加1、減1、保持原值不變。計數器操作情況如下：

當CLK_D_value<=CLK_Window時計數器保持原值不變。

當Pulse=1時，計數器加1。

當CLK_D_value>CLK_Window時，計數器減1,時間節拍計數器加1。

上升沿計數邏輯中計數器的計數值為256us時間段內輸入隨機序列上升沿個數。

四、 系統控制邏輯

控制邏輯包括延遲控制邏輯和統計計數邏輯部分和統計數據傳送邏輯部分。

系統控制邏輯框圖如圖3所示。

圖3系統控制邏輯框圖

脈沖信號被延遲控制邏輯處理之后將相應的觸發信號（處理后的脈沖信號）作為脈沖計數邏輯的觸發信號及將脈沖計數邏輯采集的時間窗內脈沖個數存入相應的內存地址，其計數器連接在內存模塊的地址總線上，每觸發一次相應地址上的計數器加1。測量結束時，將內存中的數據傳送至串口數據整理邏輯，其會按照8位數據多次發送給串口控制模塊，然后傳輸至PC機。

總計數統計邏輯則是通過統計得到脈沖信號總計數和預延遲與長延遲的總計數，然后傳輸到串口數據整理邏輯，進行相應處理。

發送統計邏輯框圖如圖4所示。

圖4發送控制邏輯框圖

信號說明：

Tx_Test信號為PC指令解析邏輯解析的傳送數據指令，脈沖信號，高電平有效。

Complete_Tx信號為串口發送邏輯返回的發送數據完成信號。

當檢測到Tx_Test為高電平時，發送控制邏輯通過改變MUX_SEL的電平來分別將兩組統計計數器的結果鎖存，然后將發送邏輯的使能信號Tx_En拉高，使能串口發送模塊。

五、 總結

上述論述了邏輯設計部分的主要邏輯模塊，其他邏輯模塊不在論述。

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