當今高速AD采樣頻率單片可達幾個G，這樣高的采樣頻率一般是通過多個AD CORE并行分時采集實現的，如此一來，單通道AD采樣率也可上GHz。但是面對這種情況，FPGA時鐘的采樣點很難定位到數據的中心穩定部分，而可能正好處于采樣的AD變化區域，并且AD芯片多跟數據線到達FPGA的延遲會有不等的值。這跟AD數據線分配在同一BANK還是同時分在不同的BANK上有關，一般分在相同的BANK上并且通過手動布局可以使數據線相互之間的延遲差異很小。

  因此，AD數據經過FPGA端口后首先要進行IODELAY的調整，使AD數據線對齊，即保證FPGA時鐘上升沿定位到AD數據線的中心，也保證后續數據處理能夠提供準確的數據。

  下圖為不同頻率下，數據線與時鐘線的相對延遲。可見，在數據線速率達到800MB/s時，時鐘的采樣數據與真實數據已經差了一個周期。

            

  下圖為IODELAY調節流程及流程圖：
  首先，進行位調節，其次，進行字調節。

            

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