當今許多應用要求高速采樣模數轉換器(ADC)具有12位或以上的分辨率，以便用戶能夠進行更精確的系統測量。然而，更高分辨率也意味著系統對噪聲更加敏感。系統分辨率每提高一位，例如從12位提高到13位，系統對噪聲的敏感度就會提高一倍。因此，對于ADC設計，設計人員必須考慮一個常常被遺忘的噪聲源——系統電源。ADC是敏感器件，為了實現數據手冊所述的佳額定性能，應當同等看待模擬、時鐘和電源等所有輸入端。噪聲來源眾多，形式多樣，噪聲輻射會影響性能。
大多數ADC的數據手冊建議使用線性電源，因為其噪聲低于開關電源。這在某些情況下可能確實如此，但是由于低噪聲線性穩壓器的負載能力有限，而且新的技術進步已經證明，開關電源也可以用于通信和醫療應用。
本文介紹對于了解高速ADC電源設計至關重要的各種測試測量方法。為了確定轉換器對供電軌噪聲影響的敏感度，以及確定供電軌必須處于何種噪聲水平才能使ADC實現預期性能，有兩種測試十分有用：一般稱為電源抑制比(PSRR)和電源調制比(PSMR)。
當供電軌上有噪聲時，決定ADC性能的因素主要有兩個，它們是PSRR-dc、PSRR-ac和PSMR。PSRR-dc指電源電壓的變化與由此產生的ADC增益或失調誤差的變化之比值，它可以用低有效位(LSB)的分數、百分比或對數dB (PSR = 20 × log10 (PSRR))來表示，通常規定采用直流條件。 但是，這種方法只能揭示ADC的一個額定參數隨電源電壓可能會如何變化，因此無法證明轉換器的穩定性。更好的方法是在直流電源之上施加一個交流信號，然后測試電源抑制性能(PSRR-ac)，從而主動通過轉換器電路耦合信號（噪聲源）。這種方法本質上是對轉換器進行衰減，將其自身表現為雜散（噪聲），它會在某一給定幅度升高至轉換器噪底以上。其意義是表明在注入噪聲和幅度給定的條件下轉換器何時會崩潰。同時，這也能讓設計人員了解到多大的電源噪聲會影響信號或加入到信號中。PSMR則以不同的方式影響轉換器，它表明當與施加的模擬輸入信號進行調制時，轉換器對電源噪聲影響的敏感度。這種影響表現為施加于轉換器的IF頻率附近的調制，如果電源設計不嚴謹，它可能會嚴重破壞載波邊帶。
總之，電源噪聲應當像轉換器的任何其它輸入一樣進行測試和處理。用戶必須了解系統電源噪聲，否則電源噪聲會提高轉換器噪底，限制整個系統的動態范圍。
電源噪聲分析
對于轉換器和終的系統而言，必須確保任意給定輸入上的噪聲不會影響性能。前面已經介紹了PSRR、PSMR及其重要意義，下面將通過一個示例說明如何應用所測得的數值。該示例將有助于設計人員明白，為了了解電源噪聲并滿足系統設計需求，應當注意哪些方面以及如何正確設計。
首先選擇轉換器，然后選擇調節器、LDO、開關調節器或其它器件。并非所有調節器都適用。應當查看調節器數據手冊中的噪聲和紋波指標，以及開關頻率（如果使用開關調節器）。典型調節器在100 kHz帶寬內可能具有10 μV rms噪聲。假設該噪聲為白噪聲，則它在目標頻段內相當于31.6 nVrms/rt-Hz的噪聲密度。
接著檢查轉換器的電源抑制指標，了解轉換器的性能何時會因為電源噪聲而下降。在fs/2的奈奎斯特區，大多數高速轉換器的PSRR典型值為60 dB (1 mV/V)。如果數據手冊未給出該值，請按照上述方法進行測量，或者詢問廠家。
使用一個2Vpp滿量程輸入范圍、78dB SNR和125MSPS采樣速率的16位ADC，其噪底為11.26 n V rms。任何來源的噪聲都必須低于此值，以防其影響轉換器。在奈奎斯特區，轉換器噪聲將是89.02 μV rms (11.26 nVrms/rt-Hz) × sqrt(125 MHz/2)。雖然調節器的噪聲(31.6 nv/rt-Hz)是轉換器的兩倍以上，但轉換器有60dB的PSRR，它會將開關調節器的噪聲抑制到31.6 pV/rt-Hz (31.6 nV/rt-Hz × 1 mV/V)。這一噪聲比轉換器的噪底小得多，因此調節器的噪聲不會降低轉換器的性能。
電源濾波、接地和布局同樣重要。在ADC電源引腳上增加 0.1 μF電容可使噪聲低于上述計算值。請記住，某些電源引腳吸取的電流較多，或者比其它電源引腳更敏感。因此應當慎用去耦電容，但要注意某些電源引腳可能需要額外的去耦電容。在電源輸出端增加一個簡單的LC濾波器也有助于降低噪聲。不過，當使用開關調節器時，級聯濾波器能將噪聲抑制到更低水平。需要記住的是，每增加一級增益就會每10倍頻程增加大約20 dB。
后需要注意的一點是，上述分析僅針對單個轉換器而言。如果系統涉及到多個轉換器或通道，噪聲分析將有所不同。例如，超聲系統采用許多ADC通道，這些通道以數字方式求和來提高動態范圍。基本而言，通道數量每增加一倍，轉換器/系統的噪底就會降低3dB。對于上例，如果使用兩個轉換器，轉換器的噪底將變為一半(-3dB)；如果使用四個轉換器，噪底將變為-6dB。之所以如此，是因為每個轉換器可以當作不相關的噪聲源來對待。不相關噪聲源彼此之間是獨立的，因此可以進行RSS（平方和的平方根）計算。終，隨著通道數量增加，系統的噪底降低，系統將變得更敏感，對電源的設計約束條件也更嚴格。
要想消除應用中的所有電源噪聲是不可能的。任何系統都不可能完全不受電源噪聲的影響。因此，作為ADC的用戶，設計人員必須在電源設計和布局布線階段就做好積極應對。下面是一些有用的提示，可幫助設計人員大程度地提高PCB對電源變化的抗擾度：
(1) 對到達系統板的所有電源軌和總線電壓去耦。
(2) 記住：每增加一級增益就會每10倍頻程增加大約20 dB。
(3) 如果電源引線較長并為特定IC、器件和/或區域供電，則應再次去耦。
(4) 對高頻和低頻都要去耦。
(5) 去耦電容接地前的電源入口點常常使用串聯鐵氧體磁珠。對進入系統板的每個電源電壓都要這樣做，無論它是來自LDO還是來自開關調節器。
(6) 對于加入的電容，應使用緊密疊置的電源和接地層（間距≤4密爾），從而使PCB設計本身具備高頻去耦能力。
(7) 同任何良好的電路板布局一樣，電源應遠離敏感的模擬電路，如ADC的前端級和時鐘電路等。
(8) 良好的電路分割至關重要，可以將一些元件放在PCB的背面以增強隔離。
(9) 注意接地返回路徑，特別是數字側，確保數字瞬變不會返回到電路板的模擬部分。某些情況下，分離接地層也可能有用。
(10) 將模擬和數字參考元件保持在各自的層面上。這一常規做法可增強對噪聲和耦合交互作用的隔離。
(11) 遵循IC制造商的建議；如果應用筆記或數據手冊沒有直接說明，則應研究評估板。這些都是非常好的起步工具。
坤馳科技超低噪聲電源電路設計：
采用多級寬帶電源濾波器和超低噪聲電源模塊，輸出噪聲小于400uV rms的電源，主要給時鐘電路和ADC、DAC等模擬電源供電。
超低噪聲電源系統測試環境如下
外接X5寬帶放大器，示波器等效200uV/div，電源輸出噪聲小于400uV RMS
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