1、采集系統整體規格

系統采用標準的6U VPX 架構，包括如下幾個部分：

1．采集模塊，集成8通道 14bit 500MSPS采集，標準VPX 6U尺寸卡。

2．板載高速存儲器，每通道支持512Msamples采樣點存儲。

3．時鐘，觸發同步模塊，同步各個機箱中各個模塊時鐘。

4．標準6U 14槽VPX系統，包括6U 14槽背板，控制器以及機箱，控制器模塊可以通過以太網口將各通道的采集數據傳輸到上位機進行數據處理。

5．同步采集校準系統。統一的基準時鐘和觸發信號分發。

6．上位主控計算機，通過千兆以太網控制各個采集系統，并從采集系統中讀取每通道的采集數據。

系統具有以下特點：

1．采用標準6U VPX機箱，整個系統緊湊，符合工業級溫度工作范圍，-40C°至85C°。

2．每個機箱可以插入12塊采集板，每塊采集板包括8通道500MSPS，14bit采樣，和高速存儲系統；一個機箱總共支持90通道采集。

3．每個機箱采用獨立的時鐘/觸發控制模塊，進行時鐘和觸發信號的分發，采用星形拓撲結構，通過背板的高速互連線進行等延遲的統一分發時鐘和觸發信號。

4．同步校正系統統一放送基準時鐘和觸發信號。

5．通過自定義背板連接信號，增加了系統的緊湊性，大量減少了連接線。

模塊尺寸，標準6U 尺寸，寬度,1插槽。

系統實現框圖如下：

數據傳輸原理圖：

 2、采集模塊介紹

每個采集系統有如下部分組成：

1、12塊采集模塊，每塊采集模塊集成8通道500MSPS 14bit ADC，每通道儲存空間至少為512Msamples。

2、1塊同步時鐘/觸發模塊，接收系統基準時鐘和觸發控制信號，以及校準信號。

3、主控模塊，負責接收上位機的控制命令以及上傳采集數據。                     

采集模塊的實現原理如下：

   采集模塊技術指標如下：

ADC輸出位數  ：14bit，采樣率500MSPS

有效位數（ENOB）（typ.）：8.1bit

模擬帶寬：300MHz

輸入阻抗：50 歐，AC/DC藕合/SMA

滿量程輸入量程：700mVpp或1Vpp

時鐘：支持板載時鐘或外時鐘

觸發：支持軟件觸發或外觸發

  3、專用于核物理的采集功能：

采集數據并行處理邏輯：

1、每個通道獨立工作，通過脈沖電平觸發，單次采集時間可設置在1us左右。

2、支持時間戳，峰值檢測、峰值分析，可設置為動態采集長度。

時間戳（time-stamp）功能：

時間戳選項將信號觸發事件開始的時間記錄于一個額外的內存空間。時間戳是對應的是每次采集開始的時間信息,其與外部無線時鐘或GPS時鐘同步,采用這一選項使得采集模塊可準確記錄每次采集的發生時間，并且不同位置的采集系統之間存在一個精確的時間對應關系，有利于實現對信號的記錄、分析。

3、每個通道完成三種算法：

 a, 恒比定時（CFD）

恒比定時是具有恒定觸發比的時檢電路，是為了解決過零定時中觸發比不能

調節到佳值而發展起來的一種定時方法。

設輸入信號氣V_input=Af (t) ,  A為幅度。V_th =p*A為觸發閾值，則過閾值時時間取決于下式的解:

  Af(t)一pA=0

    由上式可見，f(t)為任意函數，t的解與A無關。

恒比定時的實現方法如下圖所示:

b , 脈沖形狀甄別（PSD）

（1），積分（CI）。

    如下圖所示，不同類型射線作用輸出的核脈沖信號在特定窗口內的積分面積相對于脈沖幅度有明顯差異，這種粒子區分方法適用于低幅度脈沖信號甄別，并具有較寬的動態范圍。

（2），過零時間檢測(ZLEplus)。

如下圖 所示，較重的粒子產生的電流脈沖持續時間較長，幅值較低，電荷上升時間較長，過零時間也較大。

(3)脈沖高度分析（PHA）

  脈沖高度分析是核物理中的一種常用測試方法，即利用探測器接收脈沖，并分析計算不同粒子的脈沖高度，并保存通達或寄存器中每個高度的脈沖數量，以助于后面的譜分析。

（4）微分。

不同入射荷電粒子在探測器中輸出的脈沖信號是不同的, 其主要表現在脈沖前沿上。對具有一定上升時間的脈沖信號進行雙微分, 則雙微分后的脈沖與零電平相交產生一個過零點, 它只與脈沖信號前沿時間有關。通過對脈沖前沿起始點與過零點時間的測量, 則可對入射荷電粒子進行分辨。該方法實質上是將探測器輸出脈沖前沿的差別轉化為脈沖起始時刻與過零點間時間上的差別, 并將時間差別通過TAC轉換來實現對入射荷電粒子的分辨。

（5）脈沖前沿拾取。

脈沖前沿拾取方法的原理如下圖:

采集后輸出信號分為三路, 路衰減為a%, 第二路衰減為b%, 第三路脈沖不變并延遲一段時間τ0 , 將二三路脈沖進行混合比較, 這兩路脈沖有一個交點, 將該點作為下拾取點, 送到混合器觸發脈沖作為觸發開始;一三路混合比較, 脈沖交點作為上拾取點, 作為觸發結束, 這樣輸出的脈寬時間也就對應著脈沖前沿拾取份額, 份額大小由對脈沖衰減的狀態確定, 即由a%到b%之間的差值決定。在固定的幅度范圍內, 脈沖上升快的需要時間短、脈沖上升慢的需要時間長, 通過測量時間長短進行粒子分辨,所以可以根據實際需要選擇佳分辨的拾取時間。

這種方法只對探測器輸出的脈沖前沿進行比較, 不涉及脈沖信號幅度。而且該種拾取是自身比較的拾取, 可大大減少外來因素對探測器脈沖影響而造成的分辨變差。

4，三種數據記錄格式可選，以節約存儲空間，提高采集效率

注釋：

a,存儲采集數據和時間戳等

b,在存儲采集數據和時間戳的同時，尾部增加脈沖特征數據，如峰值、CFD、PHA、PSD。

c,只存儲時間戳和脈沖特征分析數據，如峰值、PSD、CFD、PHA、不存儲采集數據以節省空間。

4、多通道同步采集解決方案

    首先要保證多通道的時鐘嚴格同步以及每通道的模擬電路以及每個ADC的工作狀態一致性。在輸入一個脈沖信號時，多通道系統有如下誤差，如下圖所示:

多個通道的采集誤差主要由模擬電路以及不同ADC芯片的clk slew，gain error以及offset error組成。盡管我們在設計硬件電路以及PCB設計會盡量考慮以上問題，如同源的時鐘分布以及相同的走線；多個ADC公用精準的外部參考電壓源等等，但不幸的是，這些設計改進并不能完全消除這些由模擬器件本身的固有特性引起的誤差，這些誤差是隨機的，也隨溫度變化而變化的。

因此，動態校正電路以及自適應的數字后補償算法是必不可少的解決方案。

校正功能實現原理如下：

校正功能有校正電路和FPGA算法部分組成，校正電路由高精度低速DAC，參考源，濾波器和時鐘相位微調芯片組成。FPGA算法核心為參數估計自適應算法和校正參數邏輯組成。校正目標為設置一個基準通道，其他幾個通道的時鐘相位以及gain和offset向該基準通道標定。該方法不能校準每通道ADC的絕對精度，而只是每通道的個參數一致，這對測量每通道采集數據的相對相位是足夠了！

  校準信號為A*sin（ω*t+φ）+B;

  CH0采到的信號為A0*sin（ω*t+φ0）+B0;

  CH1采到的信號為A1*sin（ω*t+φ1）+B1;

`

`

`

  CHn采到的信號為An*sin（ω*t+φn）+Bn;

通過迭代法解線性方程組，當方程收斂時，分別能得到每個通道的參數，通過計算每個通道的同基準誤差，來調節clk phase 以及gain和offset來后是n個通道工作一致。Clk的phase通過專業的時鐘調節芯片來進行調節。

同步時鐘的傳輸和Clock jitter的消除：

雖然有自適應校正來校正clk的傳輸相對延遲，但在電路設計時也要保證clk的小相對傳輸延遲和自身的clockjitter。對于整個多通道采集系統，時鐘信號傳輸如下圖所示：

在所有傳輸過程中，均使用等長的傳輸線連接，基準時鐘為10MHz。采用低頻的基準時鐘有助于減少干擾和傳輸中時鐘的jitter。在采集模塊及ADC輸入信號端，我們采用zero delay 時鐘發生器進行基準時鐘和每個ADC采集時鐘的相位同步，其zero delay pll如下圖所示：

通過自動調節芯片內部的延遲來達到輸出時鐘和參考時鐘的相位一致性。

沒有進行zero delay補償的時鐘輸入/輸出相位誤差約為664ps，這個誤差是一個范圍，可能在0-644ps中隨機出現！經過 zero delay補償的相位誤差如下圖：

對于clock jitter的消除：

該方案中采用超低相位噪聲的恒溫晶體以及業內頂級的 Jitter cleaning CLK Generator芯片來保證clock的穩定性，Clock jitter的消除以及極低的Phase noise。

 對于時鐘芯片的選擇，也是基于同樣的考慮，集成高精度高穩定的VCO，具有Jitter cleaning功能和clk phase adj功能。通常，jitter由ADC本身的jitter和CLK jitter組成，各自的RMS再組成總jitter的RMS：

 總jitter的RMS會在采集系統中產生白噪聲，其關系如下：

采集系統的總 

采用本時鐘解決方案，其總的clock jitter在系統中完全能做到<350ps< span="">。在忽略信號noise ，DNL等情況下，fin和clock jitter有如下關系：

小型化的恒溫晶體加超低相位噪聲時鐘發生器，實現2.5G時鐘輸出時的抖動約100fs：

5、系統電源干擾的解決方案

  1.電源抑制(PSR)是采集系統的比較重要的指標，高的PSR能擬制電源上的CML共模噪聲，該方案中選用的ADC具有80dB以上的電源擬制比。    

 2. 有效的數字-模擬電源隔離和濾波電路。本方案中采用PICOR的專業有源EMI濾波器，能在電源上產生65dB的共模制比和80dB的差模擬制比，遠遠高于通用的磁珠等EMI濾波效果。

 3．合理的PCB布線和接地

輸入保護電路：

由于輸入端口可能有很大的高電壓沖擊需要對輸入端口進行限幅設計，并且限幅度后，能量能快速泄放掉，及輸入端口的電路沒有殘余的電荷存在，以至于影響正常的數據采集。

該電路以下幾部分組成：

1.幅度保護電路（含瞬態保護二極管）。

2．隧道電路，由于許多模擬電源輸出端只能輸出電流，不能輸入電流（灌電流），所以需要快速的隧道電路建立快速的灌電流通路。

3.釋放電路，通過開啟近似理想的電源，迅速釋放電流到地。

6、系統配套軟件

系統軟件包括應用軟件，二次開發API函數。應用軟件，具有虛擬示波器功能，方便設置硬件，讀取/保存數據以及波形顯示/頻譜分析功能。

1、其功能和界面如下所示：

2、二次開發API函數：

我們提供豐富的接口函數和系統主要功能的例程，支持C/C++，labview以及Matlab環境下的二次程序開發。